随着超高速有线收发器与下一代毫米波通信技术不断向百Gbps及以上数据率发展，毫米波频段凭借其超宽连续频谱资源，已成为实现超大带宽传输的关键通道。而作为毫米波收发系统的同步时钟，锁相环的抖动与功耗性能，直接影响通信链路的信噪比和系统整体能效。然而，在毫米波频段下，传统锁相环架构正面临物理与设计层面的双重瓶颈：一方面，片上无源器件品质因数随频率升高而急剧退化，致使高频压控振荡器的相位噪声显著恶化；另一方面，高频时钟分频与鉴相过程引入大量功耗开销，同时传统鉴相器增益在毫米波频段严重衰减，极大削弱了环路对带内噪声的抑制能力。因此，在高能效与紧凑面积的双重约束下，如何突破锁相环抖动-功耗优值的设计极限，已成为当前高速时钟芯片设计领域亟待攻克的核心难题。
针对上述瓶颈，中国科学院微电子研究所抗辐照器件技术重点实验室联合清华大学、澳门大学，提出了一款面向超高速有线与无线通信应用的高能效、低抖动毫米波级联锁相环芯片架构。该设计创新性地融合“隐式二次谐波提取”与“五次谐波混频鉴相”两项关键技术：在第一级基频压控振荡器中，隐式提取高品质二次谐波，作为第二级高频参考源；同时，利用新型五次谐波混频鉴相技术，使基频输出频率实现10倍倍增，而抖动恶化几乎可忽略。此外，该架构摒弃了传统毫米波级联方案中高功耗的振荡器缓冲器与非重叠采样时钟，有效解除了鉴相器增益受采样电容限制的瓶颈，显著提升了频率合成器的能效与噪声抑制能力，为低抖动毫米波时钟生成提供了前瞻性技术路径。基于上述技术，团队采用28 nm CMOS工艺，实现了一款V波段锁相环时钟芯片，输出频率覆盖54–60 GHz，整体功耗低于15 mW，RMS积分抖动优于60 fs，其分频比归一化抖动-功耗优值（FoMN）达到−280 dB以下。
基于该成果的文章“A 54-to-60GHz Cascaded PLL Featuring Implicit Frequency Doubling and Harmonic-Mixing Phase Detector Achieving 53.8fsrms Jitter and −281.1dB FoMN”入选VLSI 2026（2026 IEEE/JSAP Symposium on VLSI Technology & Circuits），微电子所副研究员黄云波为论文的第一作者，李博研究员和杨尊松研究员为共同通讯作者。
论文链接：https://ieeexplore.ieee.org/document/11577240
图1 提出的毫米波级联锁相环电路架构
图2 芯片照片及各模块功耗
图3 抖动和优值的性能对比图
